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synced 2024-07-01 17:11:15 +00:00
Remove name, version from several cores
timer
touch_sense
figaro
uart
uds
This commit is contained in:
Joachim Strömbergson
parent
c90771fe19
commit
3f44b999ac
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@ -30,10 +30,6 @@ module timer(
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//----------------------------------------------------------------
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// Internal constant and parameter definitions.
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//----------------------------------------------------------------
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localparam ADDR_NAME0 = 8'h00;
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localparam ADDR_NAME1 = 8'h01;
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||||
localparam ADDR_VERSION = 8'h02;
|
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localparam ADDR_CTRL = 8'h08;
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localparam CTRL_START_BIT = 0;
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localparam CTRL_STOP_BIT = 1;
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@ -44,10 +40,6 @@ module timer(
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localparam ADDR_PRESCALER = 8'h0a;
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localparam ADDR_TIMER = 8'h0b;
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localparam CORE_NAME0 = 32'h74696d65; // "time"
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localparam CORE_NAME1 = 32'h72202020; // "r "
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localparam CORE_VERSION = 32'h00000003;
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//----------------------------------------------------------------
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// Registers including update variables and write enable.
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@ -159,18 +151,6 @@ module timer(
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end
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else begin
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if (address == ADDR_NAME0) begin
|
||||
tmp_read_data = CORE_NAME0;
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||||
end
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||||
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||||
if (address == ADDR_NAME1) begin
|
||||
tmp_read_data = CORE_NAME1;
|
||||
end
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||||
if (address == ADDR_VERSION) begin
|
||||
tmp_read_data = CORE_VERSION;
|
||||
end
|
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if (address == ADDR_STATUS) begin
|
||||
tmp_read_data = {31'h0, core_ready};
|
||||
end
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@ -31,17 +31,9 @@ module touch_sense(
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//----------------------------------------------------------------
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// Internal constant and parameter definitions.
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//----------------------------------------------------------------
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||||
localparam ADDR_NAME0 = 8'h00;
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||||
localparam ADDR_NAME1 = 8'h01;
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||||
localparam ADDR_VERSION = 8'h02;
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||||
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||||
localparam ADDR_STATUS = 8'h09;
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||||
localparam STATUS_EVENT_BIT = 0;
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||||
localparam CORE_NAME0 = 32'h745f7365; // "t_se"
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||||
localparam CORE_NAME1 = 32'h6e736520; // "nse "
|
||||
localparam CORE_VERSION = 32'h00000001;
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||||
localparam CTRL_IDLE = 2'h0;
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||||
localparam CTRL_EVENT = 2'h1;
|
||||
localparam CTRL_WAIT = 2'h2;
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@ -125,18 +117,6 @@ module touch_sense(
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end
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||||
else begin
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||||
if (address == ADDR_NAME0) begin
|
||||
tmp_read_data = CORE_NAME0;
|
||||
end
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||||
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||||
if (address == ADDR_NAME1) begin
|
||||
tmp_read_data = CORE_NAME1;
|
||||
end
|
||||
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||||
if (address == ADDR_VERSION) begin
|
||||
tmp_read_data = CORE_VERSION;
|
||||
end
|
||||
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||||
if (address == ADDR_STATUS) begin
|
||||
tmp_read_data[STATUS_EVENT_BIT] = touch_event_reg;
|
||||
end
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@ -31,10 +31,6 @@ module figaro(
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//----------------------------------------------------------------
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// Internal constant and parameter definitions.
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//----------------------------------------------------------------
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||||
localparam ADDR_NAME0 = 8'h00;
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||||
localparam ADDR_NAME1 = 8'h01;
|
||||
localparam ADDR_VERSION = 8'h02;
|
||||
|
||||
localparam ADDR_STATUS = 8'h09;
|
||||
localparam STATUS_READY_BIT = 0;
|
||||
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||||
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@ -42,10 +38,6 @@ module figaro(
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||||
localparam ADDR_ENTROPY = 8'h20;
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||||
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||||
localparam CORE_NAME0 = 32'h66696761; // "figa"
|
||||
localparam CORE_NAME1 = 32'h726f2020; // "ro "
|
||||
localparam CORE_VERSION = 32'h00000001;
|
||||
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//----------------------------------------------------------------
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// Wires.
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@ -101,18 +93,6 @@ module figaro(
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|||
end
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||||
else begin
|
||||
if (address == ADDR_NAME0) begin
|
||||
tmp_read_data = CORE_NAME0;
|
||||
end
|
||||
|
||||
if (address == ADDR_NAME1) begin
|
||||
tmp_read_data = CORE_NAME1;
|
||||
end
|
||||
|
||||
if (address == ADDR_VERSION) begin
|
||||
tmp_read_data = CORE_VERSION;
|
||||
end
|
||||
|
||||
if (address == ADDR_STATUS) begin
|
||||
tmp_read_data = {31'h0, core_ready};
|
||||
end
|
||||
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@ -69,10 +69,6 @@ module uart(
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//----------------------------------------------------------------
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// Internal constant and parameter definitions.
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||||
//----------------------------------------------------------------
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||||
localparam ADDR_CORE_NAME0 = 8'h00;
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||||
localparam ADDR_CORE_NAME1 = 8'h01;
|
||||
localparam ADDR_CORE_VERSION = 8'h02;
|
||||
|
||||
localparam ADDR_BIT_RATE = 8'h10;
|
||||
localparam ADDR_DATA_BITS = 8'h11;
|
||||
localparam ADDR_STOP_BITS = 8'h12;
|
||||
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|
@ -83,12 +79,6 @@ module uart(
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|||
localparam ADDR_TX_STATUS = 8'h40;
|
||||
localparam ADDR_TX_DATA = 8'h41;
|
||||
|
||||
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||||
localparam CORE_NAME0 = 32'h75617274; // "uart"
|
||||
localparam CORE_NAME1 = 32'h20202020; // " "
|
||||
localparam CORE_VERSION = 32'h00000004;
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||||
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||||
// The default bit rate is based on target clock frequency
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// divided by the bit rate times in order to hit the
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||||
// center of the bits. I.e.
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@ -257,18 +247,6 @@ module uart(
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||||
else begin
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||||
case (address)
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||||
ADDR_CORE_NAME0: begin
|
||||
tmp_read_data = CORE_NAME0;
|
||||
end
|
||||
|
||||
ADDR_CORE_NAME1: begin
|
||||
tmp_read_data = CORE_NAME1;
|
||||
end
|
||||
|
||||
ADDR_CORE_VERSION: begin
|
||||
tmp_read_data = CORE_VERSION;
|
||||
end
|
||||
|
||||
ADDR_BIT_RATE: begin
|
||||
tmp_read_data = {16'h0, bit_rate_reg};
|
||||
end
|
||||
|
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@ -29,17 +29,9 @@ module uds(
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//----------------------------------------------------------------
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||||
// Internal constant and parameter definitions.
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||||
//----------------------------------------------------------------
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||||
localparam ADDR_NAME0 = 8'h00;
|
||||
localparam ADDR_NAME1 = 8'h01;
|
||||
localparam ADDR_VERSION = 8'h02;
|
||||
|
||||
localparam ADDR_UDS_FIRST = 8'h10;
|
||||
localparam ADDR_UDS_LAST = 8'h17;
|
||||
|
||||
localparam CORE_NAME0 = 32'h7564735f; // "uds_"
|
||||
localparam CORE_NAME1 = 32'h6d656d20; // "mem "
|
||||
localparam CORE_VERSION = 32'h00000001;
|
||||
|
||||
|
||||
//----------------------------------------------------------------
|
||||
// Registers including update variables and write enable.
|
||||
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@ -99,18 +91,6 @@ module uds(
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|||
if (cs) begin
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||||
tmp_ready = 1'h1;
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||||
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||||
if (address == ADDR_NAME0) begin
|
||||
tmp_read_data = CORE_NAME0;
|
||||
end
|
||||
|
||||
if (address == ADDR_NAME1) begin
|
||||
tmp_read_data = CORE_NAME1;
|
||||
end
|
||||
|
||||
if (address == ADDR_VERSION) begin
|
||||
tmp_read_data = CORE_VERSION;
|
||||
end
|
||||
|
||||
if ((address >= ADDR_UDS_FIRST) && (address <= ADDR_UDS_LAST)) begin
|
||||
if (!fw_app_mode) begin
|
||||
if (uds_rd_reg[address[2 : 0]] == 1'h0) begin
|
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@ -42,6 +42,7 @@ module tb_uds();
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|||
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||||
reg tb_clk;
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||||
reg tb_reset_n;
|
||||
reg tb_fw_app_mode;
|
||||
reg tb_cs;
|
||||
reg [7 : 0] tb_address;
|
||||
wire [31 : 0] tb_read_data;
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||||
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|
@ -53,14 +54,15 @@ module tb_uds();
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|||
// Device Under Test.
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||||
//----------------------------------------------------------------
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||||
uds dut(
|
||||
.clk(tb_clk),
|
||||
.reset_n(tb_reset_n),
|
||||
.clk(tb_clk),
|
||||
.reset_n(tb_reset_n),
|
||||
|
||||
.cs(tb_cs),
|
||||
.fw_app_mode(tb_fw_app_mode),
|
||||
|
||||
.address(tb_address),
|
||||
.read_data(tb_read_data)
|
||||
);
|
||||
.cs(tb_cs),
|
||||
.address(tb_address),
|
||||
.read_data(tb_read_data)
|
||||
);
|
||||
|
||||
|
||||
//----------------------------------------------------------------
|
||||
|
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@ -161,10 +163,11 @@ module tb_uds();
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tc_ctr = 0;
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tb_monitor = 0;
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||||
tb_clk = 1'h0;
|
||||
tb_reset_n = 1'h1;
|
||||
tb_cs = 1'h0;
|
||||
tb_address = 8'h0;
|
||||
tb_clk = 1'h0;
|
||||
tb_reset_n = 1'h1;
|
||||
tb_fw_app_mode = 1'h0;
|
||||
tb_cs = 1'h0;
|
||||
tb_address = 8'h0;
|
||||
end
|
||||
endtask // init_sim
|
||||
|
||||
|
|
@ -204,11 +207,6 @@ module tb_uds();
|
|||
$display("");
|
||||
$display("--- test1: started.");
|
||||
|
||||
$display("--- test1: Reading NAME and version info.");
|
||||
read_word(ADDR_NAME0);
|
||||
read_word(ADDR_NAME1);
|
||||
read_word(ADDR_VERSION);
|
||||
|
||||
$display("--- test1: Dumping DUT state to show UDS contents");
|
||||
dump_dut_state();
|
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