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Increase size of RX-FIFO to 512 bytes
This commit is contained in:
parent
85ef93cd3c
commit
0eacbca2f9
@ -52,19 +52,19 @@ module uart_fifo(
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||||
//----------------------------------------------------------------
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||||
// Registers including update variables and write enable.
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||||
//----------------------------------------------------------------
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reg [7 : 0] fifo_mem [0 : 255];
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||||
reg [7 : 0] fifo_mem [0 : 511];
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||||
reg fifo_mem_we;
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||||
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||||
reg [7: 0] in_ptr_reg;
|
||||
reg [7: 0] in_ptr_new;
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||||
reg [8: 0] in_ptr_reg;
|
||||
reg [8: 0] in_ptr_new;
|
||||
reg in_ptr_we;
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||||
|
||||
reg [7: 0] out_ptr_reg;
|
||||
reg [7: 0] out_ptr_new;
|
||||
reg [8: 0] out_ptr_reg;
|
||||
reg [8: 0] out_ptr_new;
|
||||
reg out_ptr_we;
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||||
|
||||
reg [7: 0] byte_ctr_reg;
|
||||
reg [7: 0] byte_ctr_new;
|
||||
reg [8: 0] byte_ctr_reg;
|
||||
reg [8: 0] byte_ctr_new;
|
||||
reg byte_ctr_inc;
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||||
reg byte_ctr_dec;
|
||||
reg byte_ctr_we;
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||||
@ -88,9 +88,9 @@ module uart_fifo(
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||||
always @ (posedge clk)
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||||
begin: reg_update
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||||
if (!reset_n) begin
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||||
in_ptr_reg <= 8'h0;
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||||
out_ptr_reg <= 8'h0;
|
||||
byte_ctr_reg <= 8'h0;
|
||||
in_ptr_reg <= 9'h0;
|
||||
out_ptr_reg <= 9'h0;
|
||||
byte_ctr_reg <= 9'h0;
|
||||
in_ack_reg <= 1'h0;
|
||||
end
|
||||
else begin
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||||
@ -120,7 +120,7 @@ module uart_fifo(
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||||
//----------------------------------------------------------------
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||||
always @*
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||||
begin : byte_ctr
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||||
byte_ctr_new = 8'h0;
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||||
byte_ctr_new = 9'h0;
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||||
byte_ctr_we = 1'h0;
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||||
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||||
if ((byte_ctr_inc) && (!byte_ctr_dec)) begin
|
||||
@ -146,7 +146,7 @@ module uart_fifo(
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||||
in_ptr_new = in_ptr_reg + 1'h1;
|
||||
in_ptr_we = 1'h0;
|
||||
|
||||
if ((in_syn) && (!in_ack) && (byte_ctr_reg < 8'hff)) begin
|
||||
if ((in_syn) && (!in_ack) && (byte_ctr_reg < 9'h1ff)) begin
|
||||
fifo_mem_we = 1'h1;
|
||||
in_ack_new = 1'h1;
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||||
byte_ctr_inc = 1'h1;
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||||
@ -164,7 +164,7 @@ module uart_fifo(
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||||
out_ptr_new = out_ptr_reg + 1'h1;
|
||||
out_ptr_we = 1'h0;
|
||||
|
||||
if ((out_ack) && (byte_ctr_reg > 8'h0)) begin
|
||||
if ((out_ack) && (byte_ctr_reg > 9'h0)) begin
|
||||
byte_ctr_dec = 1'h1;
|
||||
out_ptr_we = 1'h1;
|
||||
end
|
||||
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