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Add tx debug port functionality with API controlled select
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Joachim Strömbergson
dehanj
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d83f235fd3
commit
71d091fcd5
@ -54,6 +54,7 @@ module uart(
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input wire rxd,
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output wire txd,
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output wire txd_debug,
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input wire cs,
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input wire we,
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@ -72,6 +73,7 @@ module uart(
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localparam ADDR_BIT_RATE = 8'h10;
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||||
localparam ADDR_DATA_BITS = 8'h11;
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||||
localparam ADDR_STOP_BITS = 8'h12;
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||||
localparam ADDR_TX_SELECT = 8'h18;
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localparam ADDR_RX_STATUS = 8'h20;
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||||
localparam ADDR_RX_DATA = 8'h21;
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@ -90,6 +92,9 @@ module uart(
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||||
localparam DEFAULT_DATA_BITS = 4'h8;
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||||
localparam DEFAULT_STOP_BITS = 2'h1;
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// By default send UART tx to the normal UART pin.
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localparam DEFAULT_TX_SELECT = 1'h0;
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//----------------------------------------------------------------
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||||
// Registers including update variables and write enable.
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@ -103,6 +108,9 @@ module uart(
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reg [1 : 0] stop_bits_reg;
|
||||
reg stop_bits_we;
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||||
reg tx_select_reg;
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||||
reg tx_select_we;
|
||||
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//----------------------------------------------------------------
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||||
// Wires.
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@ -123,12 +131,18 @@ module uart(
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reg [31 : 0] tmp_read_data;
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||||
reg tmp_ready;
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||||
wire txd_internal;
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reg tmp_txd;
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reg tmp_txd_debug;
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//----------------------------------------------------------------
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||||
// Concurrent connectivity for ports etc.
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//----------------------------------------------------------------
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||||
assign read_data = tmp_read_data;
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||||
assign ready = tmp_ready;
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||||
assign txd = tmp_txd;
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||||
assign txd_debug = tmp_txd_debug;
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//----------------------------------------------------------------
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||||
@ -145,7 +159,7 @@ module uart(
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||||
// External data interface
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.rxd(rxd),
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||||
.txd(txd),
|
||||
.txd(txd_internal),
|
||||
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||||
// Internal receive interface.
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||||
.rxd_syn(core_rxd_syn),
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||||
@ -188,6 +202,7 @@ module uart(
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||||
bit_rate_reg <= DEFAULT_BIT_RATE;
|
||||
data_bits_reg <= DEFAULT_DATA_BITS;
|
||||
stop_bits_reg <= DEFAULT_STOP_BITS;
|
||||
tx_select_reg <= DEFAULT_TX_SELECT;
|
||||
end
|
||||
else begin
|
||||
if (bit_rate_we) begin
|
||||
@ -201,9 +216,30 @@ module uart(
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||||
if (stop_bits_we) begin
|
||||
stop_bits_reg <= write_data[1 : 0];
|
||||
end
|
||||
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||||
if (tx_select_we) begin
|
||||
tx_select_reg <= write_data[0];
|
||||
end
|
||||
end
|
||||
end // reg_update
|
||||
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||||
//----------------------------------------------------------------
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||||
// tx_select
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||||
//
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||||
// Logic that selects which pin tx data should be sent to.
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//----------------------------------------------------------------
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always @*
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begin: tx_select
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||||
if (tx_select_reg) begin
|
||||
tmp_txd = 1'h0;
|
||||
tmp_txd_debug = txd_internal;
|
||||
|
||||
end else begin
|
||||
tmp_txd = txd_internal;
|
||||
tmp_txd_debug = 1'h0;
|
||||
end
|
||||
end
|
||||
|
||||
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||||
//----------------------------------------------------------------
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||||
// api
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||||
@ -219,6 +255,7 @@ module uart(
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||||
stop_bits_we = 1'h0;
|
||||
core_txd_syn = 1'h0;
|
||||
fifo_out_ack = 1'h0;
|
||||
tx_select_we = 1'h0;
|
||||
tmp_read_data = 32'h0;
|
||||
tmp_ready = 1'h0;
|
||||
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||||
@ -241,6 +278,12 @@ module uart(
|
||||
stop_bits_we = 1;
|
||||
end
|
||||
|
||||
ADDR_TX_SELECT: begin
|
||||
if (core_txd_ready) begin
|
||||
tx_select_we = 1'h1;
|
||||
end
|
||||
end
|
||||
|
||||
ADDR_TX_DATA: begin
|
||||
if (core_txd_ready) begin
|
||||
core_txd_syn = 1'h1;
|
||||
@ -266,6 +309,10 @@ module uart(
|
||||
tmp_read_data = {30'h0, stop_bits_reg};
|
||||
end
|
||||
|
||||
ADDR_TX_SELECT: begin
|
||||
tmp_read_data = {31'h0, tx_select_reg};
|
||||
end
|
||||
|
||||
ADDR_RX_STATUS: begin
|
||||
tmp_read_data = {31'h0, fifo_out_syn};
|
||||
end
|
||||
|
||||
@ -59,6 +59,7 @@ module tb_uart();
|
||||
reg tb_reset_n;
|
||||
reg tb_rxd;
|
||||
wire tb_txd;
|
||||
wire tb_txd_debug;
|
||||
reg tb_cs;
|
||||
reg tb_we;
|
||||
reg [7 : 0] tb_address;
|
||||
@ -78,6 +79,7 @@ module tb_uart();
|
||||
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||||
.rxd(tb_rxd),
|
||||
.txd(tb_txd),
|
||||
.txd_debug(tb_txd_debug),
|
||||
|
||||
// API interface.
|
||||
.cs(tb_cs),
|
||||
@ -156,8 +158,8 @@ module tb_uart();
|
||||
$display("State of DUT");
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||||
$display("------------");
|
||||
$display("Inputs and outputs:");
|
||||
$display("rxd = 0x%01x, txd = 0x%01x,",
|
||||
dut.core.rxd, dut.core.txd);
|
||||
$display("rxd = 0x%01x, txd = 0x%01x, txd_debug = 0x%01x",
|
||||
dut.rxd, dut.txd, dut.txd_debug);
|
||||
$display("");
|
||||
|
||||
$display("Sample and data registers:");
|
||||
|
||||
@ -60,6 +60,7 @@ enum {
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||||
TK1_MMIO_UART_BIT_RATE = TK1_MMIO_UART_BASE | 0x40,
|
||||
TK1_MMIO_UART_DATA_BITS = TK1_MMIO_UART_BASE | 0x44,
|
||||
TK1_MMIO_UART_STOP_BITS = TK1_MMIO_UART_BASE | 0x48,
|
||||
TK1_MMIO_UART_TX_SELECT = TK1_MMIO_UART_BASE | 0x60,
|
||||
TK1_MMIO_UART_RX_STATUS = TK1_MMIO_UART_BASE | 0x80,
|
||||
TK1_MMIO_UART_RX_DATA = TK1_MMIO_UART_BASE | 0x84,
|
||||
TK1_MMIO_UART_RX_BYTES = TK1_MMIO_UART_BASE | 0x88,
|
||||
|
||||
@ -290,6 +290,7 @@ module application_fpga(
|
||||
|
||||
.rxd(interface_tx),
|
||||
.txd(interface_rx),
|
||||
.txd_debug(app_gpio4),
|
||||
|
||||
.cs(uart_cs),
|
||||
.we(uart_we),
|
||||
@ -336,7 +337,7 @@ module application_fpga(
|
||||
.gpio1(app_gpio1),
|
||||
.gpio2(app_gpio2),
|
||||
.gpio3(app_gpio3),
|
||||
.gpio4(app_gpio4),
|
||||
.gpio4(),
|
||||
|
||||
.cs(tk1_cs),
|
||||
.we(tk1_we),
|
||||
|
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