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33abc7fcfe
@ -64,7 +64,7 @@
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35,
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35,
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36
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36
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],
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],
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||||||
"visible_layers": "0021000_7ffffff9",
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"visible_layers": "fffffff_ffffffff",
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"zone_display_mode": 0
|
"zone_display_mode": 0
|
||||||
},
|
},
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||||||
"meta": {
|
"meta": {
|
||||||
|
@ -490,32 +490,7 @@
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|||||||
},
|
},
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||||||
"net_colors": null,
|
"net_colors": null,
|
||||||
"netclass_assignments": null,
|
"netclass_assignments": null,
|
||||||
"netclass_patterns": [
|
"netclass_patterns": []
|
||||||
{
|
|
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"netclass": "power",
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|
||||||
"pattern": "+1V2"
|
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||||||
},
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||||||
{
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"netclass": "power",
|
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||||||
"pattern": "+2V5"
|
|
||||||
},
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||||||
{
|
|
||||||
"netclass": "power",
|
|
||||||
"pattern": "+3V3"
|
|
||||||
},
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||||||
{
|
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||||||
"netclass": "power",
|
|
||||||
"pattern": "+5V"
|
|
||||||
},
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||||||
{
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||||||
"netclass": "power",
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||||||
"pattern": "/Application FPGA/APP_+1.2_PLL"
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||||||
},
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||||||
{
|
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||||||
"netclass": "power",
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|
||||||
"pattern": "GND"
|
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||||||
}
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||||||
]
|
|
||||||
},
|
},
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||||||
"pcbnew": {
|
"pcbnew": {
|
||||||
"last_paths": {
|
"last_paths": {
|
||||||
|
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